集成電路設(shè)計工程師2 名

工作地點：深圳

薪資：面議

工作職責(zé)：

1. 根據(jù)需求，完成IP 的spec 制定和代碼編寫、調(diào)試等工作；

2. 根據(jù)驗證人員的反饋，進(jìn)行優(yōu)化和完善IP 及SoC；

3. 對設(shè)計對象進(jìn)行綜合及其相關(guān)時序，面積分析和優(yōu)化；

4. 參與芯片驗證和底層軟件開發(fā)以及回片產(chǎn)品化相關(guān)工作；

5. 協(xié)助驗證人員及軟件開發(fā)人員調(diào)試IP 與SoC 系統(tǒng)；

6. 協(xié)助綜合人員完成IP 及SoC 的綜合、Formal 檢查及DFT 工作，根據(jù)綜合人員及后端人員的反饋完成I

P 及SoC 的完善、優(yōu)化。

任職要求:

1.本科3 年或碩士2 年及以上ASIC 設(shè)計經(jīng)驗；

2.熟練掌握Verilog 語言，對時序和功耗面積的優(yōu)化有較強的理解；

3.扎實的邏輯設(shè)計基礎(chǔ)，了解低功耗邏輯設(shè)計技術(shù)；

4.有過完整前端設(shè)計經(jīng)歷，掌握Lint，CDC，Synthesis 等流程及其工具的使用；

5.有RISC-V，ARM，DSP，DDR，PCIe，USB，F(xiàn)abric，Ethernet 等IP 的集成和設(shè)計經(jīng)驗者優(yōu)先；

6.百萬級以上芯片量產(chǎn)項目負(fù)責(zé)人或主要參與者優(yōu)先。